在verilog函数声明中使用参数化的类

Question

用于函数声明的SystemVerilog语法如下：

function [Lifetime] [Signing] [RangeOrType] [InterfaceOrClass] FunctionName [（Ports，...）];

位置：

[InterfaceOrClass] = {其中之一}

InterfaceName.
ClassName[#(ParameterAssignments,...)]::

一个人为什么以及为什么会使用“ [InterfaceOrClass]”？ 这是参数化SystemVerilog函数的方法吗？