标签: system-verilog modelsim uvm questasim synopsys-vcs
我试图使用从uvm_object扩展的参数化类。
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当我使用此实用程序功能在IUS上运行测试时,它会编译并且整体测试也会通过。但是在VCS上,它会向Identifier" entry_w"没有定义?
可能的原因是什么?
答案 0 :(得分:1)
必须使用 `uvm_object_param_utils(som_util#(entry_w)) 宏注册UVM中的参数化类,如下所示:
`uvm_object_param_utils(som_util#(entry_w))
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