SystemVerilog未定义的接口或类型

时间:2018-06-30 21:49:50

标签: system-verilog uvm

我的环境类代码如下-

class my_env extends uvm_env;
  my_env_cfg cfg_;  // env cfg
  my virtual_sequencer sqr_; // virtual seqr 
  virtual my_gen_if gen_if_; // virtual intf  
  ..
  ..

endclass

我在编译时遇到以下错误-

  

前向引用接口“ my_gen_if”的定义为
  缺少或“ my_gen_if”是未定义的用户类型的名称。校验   查看接口定义文件/工作库是否丢失或   用户类型的定义丢失。

我在build_phase中有该接口的config_db :: get。

我在这里想念什么?

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