System Verilog - 从testbench读取一行并拆分数据

Question

我是SystemVerilog Programming的初学者。我有一个名为＆＃34; input.in＆＃34;它有大约32位数据。该值仅出现在文件的一行中。 从测试平台发送的数据必须分成一个数组或4个变量，每个变量只包含8位输入。请。有人帮助我:(

Answer 1

我认为，您想将32位数据拆分为4个字节的数据。 请尝试以下操作：

{>> {a，b，c，d}} = var_32_bit; // a，b，c，d是8位变量。                              // var_32_bit是32位大小或32位变量的数组。 {位a []或位[31：0]}

这是您需要的吗？