Verilog中的32位分频器，带有限状态机控制

Question

我正在尝试在Verilog中实现一个32位分频器，但我遇到了问题。 A和B是要分割的数字。到目前为止，这是我的代码。测试平台的输出是：

我做错了什么？此外，当输出同时为Hi和Low时，它意味着什么？这是在EDAPlayground中实现的：

Design and Testbench

Answer 1

不确定这是否是您唯一的问题，但是您在控制路径中的组合逻辑块中的nextstate上。你应该在state上（即不应该是case (nextstate)而是case (state)）

您也不应该在load注册块和run组合中设置err，ok，always @(posedge clk or negedge reset)和always @(*)在控制路径中，只应从组合块中分配它们。