系统Verilog总线路由

Question

在系统verilog中，我知道您可以使用数组[15：8]路由部分总线作为分割通道的方法。有没有办法以非连续的方式做到这一点。例如，泳道2,3,8,9。

Answer 1

您可以以任何方式连接：

例如：

 assign a[0] = b[2];
 assign a[1] = b[3];
 assign a[3:2] = b[9:8];

Answer 2

Enze Chi方式的替代方法是使用连接：

wire [3:0] a;
assign a = {b[9:8],b[3],b[2]};