标签： system-verilog
我想了解以下代码将评估Bus_Name数组大小的内容 - 如果我们有变量BUS_WIDTH1 = 10和BUS_WIDTH2 = 4
Bus_Name
BUS_WIDTH1 = 10
BUS_WIDTH2 = 4
logic[({(BUS_WIDTH1 - BUS_WIDTH2){1'b0}},BUS_WIDTH2-1):0] Bus_Name