从Verilog Synthesizer获得FFGEN

时间:2018-04-12 20:05:13

标签: verilog synthesis

每当我通过Design Vision合成器传递以下行为代码时,我都会得到FFGEN实例,这意味着合成器将我的逻辑视为具有锁存器,即使它应该是完全组合的。

代码:

(clojure.spec/def ::person (clojure.spec/keys :req [::name ::address] :opt [::age]))

有人可以建议如何修改代码,以便我可以使用自己的设计库来输出结构verilog

2 个答案:

答案 0 :(得分:0)

这是一个非常常见的错误。您的案例项不满足案例陈述表达式Op的所有可能值。

您可以通过在最后一个案例项目之后添加default语句来修复此问题。

为了进一步阅读,格雷格在这里有一个很好的答案 - What is inferred latch and how it is created when it is missing else statement in if condition.can anybody explain briefly?

答案 1 :(得分:-2)

请记住所有依赖项并将其列入敏感列表中。另外,正如toolic所提到的,不要忘记在case语句中添加默认大小写作为最后一种情况。