标签： vivado-hls
我想在Vivado HLS中综合以下代码：
if (x == 1) regA = 1;
合成此代码时，相应的VHDL块看起来像这样：
if (not(x_synth = logic_0)) regA_synth = logic_1
此代码存在的问题是，如果 x 除了逻辑0之外的任何内容， regA 被分配逻辑1，即使它是 U 或< EM>ž。是否还有其他方法可以重写原始的 if 语句，以便以 x 仅为 regA 分配逻辑1的方式进行合成>是逻辑1？