Question

parameter N1 = 5;
parameter N2 = 5;
wire [(N1+N2-1):0] seckey [8:1];    
shiftreg #(.depth(N1+N2-1)) sr1( .clk(clk), .reset(reset), .data_in(muxout[1]), .data_out(seckey[0]));

// --------------------------------------------- ----------------------------- //

module shiftreg(
input clk,
input reset,
input data_in,
output data_out
);

parameter depth = 9;
wire [depth:0] connect_wire;
wire [depth:0] data_out;
//wire [depth:0] data_out;
assign connect_wire[0] = data_in;

assign data_out[depth:0] = connect_wire[depth:0];

genvar i;
generate
    for(i=1; i<=depth; i=i+1) begin: loop1
        ff dff(.d(connect_wire[i-1]), .clk(clk), .reset(reset), .q(connect_wire[i]));
    end
endgenerate

endmodule

// --------------------------------------------- ----------------------- //

module ff(
input d,
input clk,
input reset,
output reg q
);



always @ (posedge clk or posedge reset)
begin
    if (reset) begin
    q <= 1'b0;
    end
    else begin
    q <= d;
    end
end


endmodule

// --------------------------------------------- --------------------------- //

N1和N2的值为5。我收到错误“端口连接中的大小不匹配（data_out）。正式端口大小为10位，而实际信号大小为1位”

我已将data_out端口的大小设置为10位，但仍然显示信号大小为1位。

Answer 1

要设置data_out的大小，您需要设置声明参数的大小。试试下面的标题

module shiftreg(clk, reset, data_in, data_out);

parameter depth = 9;
input clk;
input reset;
input data_in;
input [depth:0] data_out;

此外：

assign data_out[depth:0] = connect_wire[depth:0];

可以替换为

assign data_out = connect_wire;

我在verilog中遇到“大小不匹配错误”

1 个答案: