如何编写具有延迟的常开瞬时开关切换的verilog /系统verilog

Question

如何用verilog和/或系统verilog写一个具有延迟功能的常开开关具有以下功能：按下一次输出1并在按​​下时保持1，当按下第二次时输出0并在按下时保持0。按下时1输出是瞬时的，只有按下按钮一段确定的时间才会出现0输出。这基本上是桌面电源按钮的工作方式：如果电脑关闭按下按钮启动计算机，但是，如果计算机处于打开状态，按钮需要按下几秒钟。

我是verilog的新手;我将非常感谢如何执行此操作的实际verilog代码，包括FSM（如果需要） 谢谢一堆 塞萨尔

Answer 1

对于任何逻辑需要过去的值/状态，它应该考虑FSM。写下你需要的所有状态。并考虑输出与不同状态之间的关系。