标签： fpga vivado virtex
我正在使用具有200Mhz时钟的Virtex-7评估板。我的设计的关键路径小于4ns。我正在尝试使用时钟向导IP从200MHz的输入时钟生成120MHZ时钟。但是，我在实施后遇到了失败的时间安排。我仔细研究了时序总结，似乎关键路径并没有改变，而我有一个很大的负面松弛。我想知道为什么会这样？为什么在关键路径保持不变的同时存在较大的负面松弛？