如何在SimVision控制台中显示$ display消息

Question

我必须使用Cadence程序套件来完成Verilog类的分配，并且我想知道为什么我创建的非常简单的mock-testbench中的$display语句不会在SimVision中产生输出控制台窗口。

我的工作流程如下： 我创建了一个具有以下功能视图的单元格：

module tesbench ( );
  initial begin
    $display("RUNNING TESTBENCH");
    $finish;
  end
endmodule

然后我调用了NC-Verilog，初始化并上网并模拟了 打开SimVision控制台窗口的单元格。运行模拟然后产生以下输出：

ncsim> run
Simulation complete via $finish(1) at time 0 FS + 0
/home/path/to/verilog/file.v:4      $finish;
ncsim> 

因此未显示$display输出。这似乎是一个非常简单的问题，但我不能为我的生活弄清楚我做错了什么。

Answer 1

好的，所以我刚才能和一位老师交谈，他告诉我 这是安装的一个已知问题，目前没有解决方法（程序在大学管理的服务器上运行）。