Question

我的问题与Modify verilog mode indentation有关但略有不同。在verilog模式中，当打开和关闭括号在不同的行上时，右括号始终是左括号后面（右侧）的一个空格。例如：

module aurora_64b66b
  #(
    parameter DATA_WIDTH=170,
    parameter CNT_WIDTH=8,
    parameter SHIFT_DIRECTION=1
    )
   (
    input                      RESET,
    output                     USER_CLK,
    output reg                 data_out,
    output reg                 load_sr,
    output reg [CNT_WIDTH-1:0] count_delay
    );

   (
    )
   {
    }

我希望右括号与开头括号完全对齐。我无法通过为verilog-mode设置一些变量来找到一种方法。

我在vhdl-mode中遇到了端口括号的问题，但我可以做到

(defun vhdl-lineup-arglist-offset (langelem)
  "vhdl-lineup-arglist minus the basic-offset"
  (- (vhdl-lineup-arglist langelem) vhdl-basic-offset))
(vhdl-set-offset 'arglist-close 'vhdl-lineup-arglist-offset)

获得我想要的效果。在verilog模式中是否有等效的解决方案？

在verilog模式下对齐括号（Emacs）

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