我的目标是做什么:
Cat(......输入列表......):=一条宽线UInt
当我这样做时,scala报告有关Bits的syntex错误,因此我将其更改为:
Cat(......输入列表......)。flatten:=一条宽线UInt
这次scala满意但是firrtl报告错误,因为分配的左侧将被分配到一条线路然后它与输入一起暴力:
node _T_47 = bits(...列表中的一个是输入...)
_T_47< = ... //暴力(FE)男性规则
你可以在方程式的左边用任何其他方式使用func吗? 或者我禁止以这种方式使用func ......
答案 0 :(得分:1)
您是正确的,您不能使用连接左侧Cat等功能的输出。
查看Chisel3 Cookbook,其中讨论(并解决)此问题:https://github.com/freechipsproject/chisel3/wiki/Cookbook#how-do-i-unpack-a-value-reverse-concatenation-like-in-verilog