如何使用＆＃34; -define＆＃34; systemverilog testbench中makefile的参数？

Question

使用＆＃34; make＆＃34;命令定义完成，如下所示：

make something -define "file=$(name)" 

如何在我的系统verilog测试平台中使用此定义？

Answer 1

调用编译器时，需要将其转换为+define开关。例如，使用modelsim / questa

vlog +define+file=\"$(file)\" .....

根据您使用的shell，您可能必须使用引号的方式。