Verilog:使用reg for Counters for for-loops

时间:2017-06-19 23:29:42

标签: verilog

在一个模块中:

reg a, b;
integer i, j;

initial
     begin
          for (a = 0; a < 2; a = a + 1)     
               //some code
     end

教科书说要摆脱整数 i j 并使用reg a b 直接作为循环计数器。提示:reg变量具有固定的大小,因此它们会换行。

这是什么意思?不整数也有固定的大小吗?什么包装?

1 个答案:

答案 0 :(得分:2)

如果将reg定义为数组,则reg可以是单个位,也可以是多个位。另一方面,整数是32位。因此,如果你有一个循环,那么使用一个不会随循环前进而溢出的整数变量会更方便。

在您的示例中,您设置了a < 2,因此使用单个位reg,循环永远不会终止。

此外,整数是有价值的。