如何将单个System Verilog接口分配给接口阵列

Question

我正在构建一个AXI仲裁器（axiIxc），它具有作为AXI接口阵列的主端口和从端口。然后我在myModule中实例化它，它有一个寄存器接口，它是我用AXI信号定义的接口。我的问题是我得到编译器错误，因为regIf是单个接口，而AXI仲裁器上的mPort是一个大小为[0：0]的接口数组。有没有办法将单个接口强制转换为数组？另一种方式工作正常...即。 sPort是一个数组，我可以指定我想连接到子模块的元素。

module myModule
(
  myAxiIfType.slave regIf  // registers
);

myAxiIfType regIxcSPort [0:3];

axiIxc #(1,4)  // MPort Quantity, SPort Quantity
  regAxiIxcInst (
    .mPort(regIf),
    .sPort(regIxcSPort)
  );

Answer 1

没有。接口不是一切的最佳构造。