我想使用`include指令来调用非特定的文件名。例如， 在其他目录中有这个文件名“name_defines.svh”。由于“name_defines.svh”的“名称”发生了变化（可以是例如a_defines.svh，b_defines.svh等等），如果我只是使用
`include "_defines.svh"
或
`include "*_defines.svh"
以便系统verilog编译器找到文件名并将其包含在我当前的.sv文件中，就像我使用
一样`include "name_defines.svh"
P.S。 - 假设工作目录中没有其他文件具有尾随的“_defines.svh”字词，并且仅对“name_defines.svh”是唯一的
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SystemVerilog没有执行此操作的机制。通配符文件匹配是您运行模拟的shell的一项功能。
如果您希望在当前工作目录中只包含一个文件，则该文件应具有相同的名称。或者，您的调用脚本可以将特定名称的链接放入通用名称。另一个选择是在命令行上使用宏定义文件名
+define+FILE="name_defines.svh"
`include `FILE
请注意，您可能需要在命令行中转义引号，具体取决于您使用的shell。