verilog声明不是电线

Question

尝试声明导线与导线C相反，我们使用nC作为导线。

module lab_4 (A,B,C,D,E,Y);

output Y;

input   A;
input   B;
input   C;
input   D;
input   E;

wire A;
wire B;
wire C;
wire D;
wire E;
wire nA;
wire nB;
wire nC;
wire nD;

wire nCE;
wire nAnCE;
wire nABD;
wire nBnDE;
wire ACnD;
wire Y;

assign nA = ~A;
assign nB = ~B;
assign nC = ~C;
assign nD = ~D;

or  (nCE,nC,E);
and (nAnCE,nA,nCE);
and (nABD,nA,B, D);
and (nBnDE, nB, nD, E);
and (ACnD, A, C, nD);
or  (Y,nAnCE, nABD, nBnDE, ACnD);

endmodule

我们的教授告诉我们使用或（目的地，1,2）;和（目的地，1,2）; ，但不是not（）;.我们认为它不应该是（nC，C）;但它根本不起作用。

Answer 1

not (nC, C);是正确的，所以如果它不起作用，那一定是由于其他原因造成的。