Question

我熟悉Verilog做小练习，现在我正在尝试实现线性反馈移位寄存器。

我正在尝试使用for循环对始终块内的触发器链进行建模，但是iverilog一直给我错误在lfsr中注册``i'未知其中“i”是迭代变量和lfsr是我的模块。

always @(posedge clk or negedge res_n) begin
    if(res_n == 0) begin
        // ... implement reset
    end

    else begin
        flops[0] <= input_wire;
        for (i = 0; i <= width-2; i = i+1) begin
            flops[i+1] <= flops[i];
        end
    end

end

有人可以帮帮我吗？

感谢。

Answer 1

您应首先声明变量i，否则我将被视为没有规范的寄存器。这将让编译器返回unknown register错误。

将i声明为for代码块之外的整数，如下所示：

integer i;

Answer 2

你需要在for循环中声明循环变量，正如另一个答案所述。但是，这不需要在always块之外。相反，如果（并且仅当）你标记一个begin ... end块，你可以在其中声明循环变量。这个declcartion必须首先在块内。这具有更好封装的优点：

always @(posedge clk or negedge res_n) begin
    if(res_n == 0) begin
        // ... implement reset
    end

    else begin : SOME_NAME
//                   ^
//                   |
//             this is a label

        integer i;     // declaring i here results in better encapsulation
                       // the declaration HAS to be before "imperative" (ie executable) code

        flops[0] <= input_wire;
        for (i = 0; i <= width-2; i = i+1) begin
            flops[i+1] <= flops[i];
        end
    end

end

简单的Verilog for循环中的错误

2 个答案: