Question

我必须在我的top（testbench）中生成多个时钟。

模拟运行正常，直到我添加以下代码：

   initial begin
      tb_pcie_clk_q0p = 1'b0;
      forever begin
     #5ns;  //100MHz (half cycle)
     tb_pcie_clk_q0p = ~tb_pcie_clk_q0p;         
      end      
   end
   assign tb_pcie_clk_q0n = ~tb_pcie_clk_q0p;

此外我还有其他时钟，如：

   initial begin
      tb_fpga_clk = 1'b0;
      forever begin
         #4ns; //125 MHz
         tb_fpga_clk = ~tb_fpga_clk;
      end
   end

 assign tb_clk = dut.clk_rst_ctrl_i.clk_250;

Answer 1

我不确定你的模拟会从你的评论中减去多少，但我认为新的时钟会在你的设计和测试平台上运行更多代码，这将影响模拟性能。我认为大多数模拟器都支持生成模拟配置文件，因此您可以分析哪些部分的代码速度变慢。

生成特定时钟会减慢模拟速度

1 个答案: