DDS频率合成器数字锁相环

Question

我正在开展一个关于跳频收发器的项目。我想在FPGA上实现锁相环，即数字PLL。我将输入信号乘以一定频率并将其传递给LPF。现在我把这个低频给DDS。我希望我的DDS像VCO一样工作并锁定进入的相位/频率。我怎样才能做到这一点？

我还需要知道DDS中的相位累加器如何工作：它们如何或者输入什么来产生相应的频率？

Answer 1

Xilinx DDS编译器的datasheets提供了有关操作理论的一些信息。你可能想看看它们。