如何在顶层模块（在测试平台中）中使用params声明虚拟接口？

Question

我有以下参数化界面：

interface axi_interface #(parameter DATA_SIZE = 0)
  (input bit ACLK, input bit ARESETn);
   //write address channel signals
   logic [3:0]  AWID; //
   logic [31:0] AWADDR;
   .....
   .....
endinterface

我尝试在顶层模块（在测试平台中）将此接口声明为虚拟接口

module girobo2_tb_top;
   .....
   .....
   axi_interface #(.DATA_SIZE(63)) axi_vif(tb_axi_clk, axi_arstn);
   .....
   .....
endmodule

但是当我尝试运行模拟时出现以下错误：

**错误：（vsim-7065）../ slav / girobo2_tb_top.sv（245）：从类型'interface axi_interface＃（。DATA_SIZE（63））'类型'virtual axi_interface'的非法赋值：Vir。必须为'axi_interface'接口分配匹配的接口或虚拟接口。

Answer 1

为了将参数化接口分配给虚拟接口，您还需要参数化虚拟接口，例如：

virtual axi_interface #(.DATA_SIZE(63)) vif;

https://www.edaplayground.com/x/3KvL

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