Question

我试图制作一个测试平台来模拟一个工作的顶级模块（和子模块）但是我无法让iverilog正确处理顶部输出（LEDS，RS232Rx和RS232Tx是物理引脚））

这是我在测试平台上的尝试

WHERE ISNULL(factClassAttributes.CourseAttribute,'%') LIKE '#%'

我看到这样的错误

module test();
initial begin
    $dumpfile("test.vcd");
    $dumpvars(0,test);
    # 1024 $stop;
end 
reg clk = 0; always #1 clk = !clk;
//reg rx,tx;
reg [7:0] opl;
top top1 ( .clk(clk), .RS232Rx(rx), .RS232Tx(tx), .LEDS(opl) );
endmodule

我已经尝试过各种各样的东西，但是没有太多的照明或不同的错误消息，最好的LED作为测试平台输出，只显示top.v中的错误，它正在工作......我看到与rx，tx非常相似的错误，但是将它们注释掉以缩短输出...

重申top.v不仅仅是合成，而且在实际硬件上的行为完全符合预期

Answer 1

事实证明，尽管我的顶级设计能够输出到电线，但iverilog并不乐意这样做，

添加

reg [7:0] leds;
assign LEDS=leds;

允许我的顶级设计在硬件上工作（如前所述），但iverilog（icarus）现在似乎能够处理它......

带输出的iverilog测试台模块

1 个答案: