Verilog中的哪些结构可以包含函数？

Question

我是verilog的新手并试图找出在verilog中定义/声明函数的位置（就像我知道函数可以在包中定义，还有什么？）。提前致谢。

Answer 1

在 Verilog 中，可以在

之间声明一个函数

• module和endmodule（即在模块的当前区域内 - 在模块内部，但在initial或always块之外）
• generate和endgenerate

那就是它。

在 System-Verilog 中，可以在

之间声明一个函数

• module和endmodule
• generate和endgenerate

和

• class和endclass
• interface和endinterface
• checker和endchecker
• package和endpackage
• program和endprogram

和

• 在module / interface / checker / package / program
之外

Answer 2

声明和使用函数的最简单方法可能是，在<module_function_pkg>.vh中声明所有函数并包含它来设计verilog文件。

使用它作为@ dave_59在评论中说。