如何从具有许多ifdef结构的verilog文件转储verilog编译行？

Question

Here is the requirement.
`define TYPE-1
    Line 1 ;
    Line 2;
    Line 3;
`define TYPE-2
   Line 4;
  Line 5;
 `endif
` define TYPE-3
  Line6
`else 
  Line 7 ;
Line 8

文件结束。  要求是将上面的Verilog文件Master.v拆分为4个只有`define的内容的文件。 对于ex =以上文件，Master.v应分为4个不同的Verilog文件，如下所示 -

File-1.v :
                Line 1;
               Line 2;
              Line 3;

File-2.v:
  Line 4;
Line 5;

File-3.v:
  Line 6;

File-4.v:
   Line 7;
   Line 8;

Answer 1

通常它是一个编译器工作。即vcs可以转储你所要求的令牌。另一方面，有几个verilog预处理器，如vpp / vbpp https://github.com/balanx/vbpp。你可以在互联网上找到其他人。