我正在使用Chisel 3源代码生成Verilog，并使用UCF文件将Verilog的顶层模块端口映射到FPGA引脚。
我的设计中有一组输入引脚（SDRAM数据引脚），它们在Chisel端必须表示为单独的输入和输出端口。问题是，我不能（AFAIK）然后将Verilog输入端口和输出端口映射到相同的FPGA引脚（如果我直接写Verilog，那将是一个单独的输入信号，因此这不会是一个问题）和无论如何，我不知道强迫Chisel 3从两个输入/输出Chisel端口生成一个Verilog inout端口。
这通常如何在Chisel（3）中解决？