verilog编译器语法错误意外结束

Question

我正在为AND模块编写测试平台，但它给了我以下错误near "end": syntax error, unexpected end.

这是我的代码：

module TestAND();

reg A;
reg B;
wire C;

AND inst(A,B,C);


initial begin
 A=1;
 B=0;
 #100
end 

Answer 1

您需要在;之后添加#100，并且最后还缺少endmodule。

Answer 2

我在这里看到了几件事，你的数据类型不正确：reg仅用于always块，所以这里的所有内容都应该是wire类型。此外，如果我没记错，原语通常首先有输出，所以你可能想要AND my_and (c,a,b);

但是，除非您正在创建库，否则通常不会直接使用基元，而是希望使用assign c = a & b;。