SystemVerilog接近“结束”：合成错误，意外结束

Question

其他问题似乎缺少分号，不知道我可能会在哪里？ 不然的，它会是什么？

 //fa module

module full_adder(
    input logic sum, cout,
    output logic    x, y, cin);//interface logic

//internal signals
logic c1, c2, s1;

//circuit
always_comb
begin
s1 = x^y;
c1 = x&y;
sum = s1^cin;
c2 = s1&cin;
cout = c1|c2;
end

end module

Answer 1

您的意思是endmodule而不是end module吗？