片上网络verilog代码

Question

我在ISE Project Navigator 2013中编写并模拟了Verilog代码。这是一个描述片上网络路由器，缓冲区和链接的RTL模型。

1. 哪种设备更适合合成和实施？
2. 如何使用ISE Project Navigator获取静态和动态功耗，数据包传输延迟，区域以及指示网络性能的其他因素？

Answer 1

这个问题非常开放，所以我会尽量提供尽可能多的答案。

现在您已经说过在ISE中拥有NOC路由器的代码。这意味着您或设计人员大致了解内部逻辑/系统必须运行的频率。目标设备的最大时钟树频率，然后是您需要检查的关键参数之一。如果您的设计运行在150-200 MHz左右且适当流水线化（小型多路复用器，流水线级之间的逻辑电平不超过2-3级），那么Xilinx和Altera目前几乎所有可用的器件系列都应该是合适的

下一个重要的考虑因素是外部连接。您的设计是否需要与外部设备进行高速串行连接。如果是这样，那么您需要选择内置高速SERDES IP的设备。这将限制您选择的设备。

要考虑的另一个因素是与外部SDRAM或RLDRAM的接口。如果您的设计需要与这些外部设备连接，那么您需要通过软核或Megafunction（Altera）或硬IP块来选择支持的设备。

最后，您需要查看您的逻辑利用率。您希望选择一个足以满足您要求的设备，除非您的设计是更大项目的一部分，并且有些模块将在稍后设计并与您的NOC并列。您必须粗略猜测设计所需的LE / LUT数量，并选择比此大50％的设备。然后，您可以运行试验合成运行并检查您的估算是否正常。如果它们是，并且您的设备利用率低于50％，您可以根据需要使用更小的设备。

还有一些其他注意事项，例如IO的数量，可能影响您选择设备的PLL /时钟管理器的存在