输出变量声明VHDL中的宽度不匹配

Question

我正在使用以下代码创建一个10位寄存器。当clr =＆＃39; 1＆＃39;时，代码应清除寄存器，并在ld =＆＃39; 1＆＃时按时钟滴答加载数据39;

当我运行以下代码时，我收到q的赋值错误， ＆＃34;赋值宽度不匹配; target有10位，source有20位。＆＃34;

    process(clk, clr, d, q)
    begin
       if clr = '1' then
           q <= '0';
        elsif rising_edge(clk) then
           if ld = '1' then
              q <= d;
           end if;
        end if;
    end process;