Question

我目前正在使用Quartus 16.0开展有关ALU的任务。作为Verilog的初学者，由于缺乏相关知识，我真的很难过。很难在代码中找到问题，但仍然需要帮助。

reg [7:0] ALUout;
    always@(*)
    begin
    case(keys[2:0])
    3'b000: add plus(.a0(a0), .a1(a1), .a2(a2), .a3(a3), .b0(b0), .b1(b1), .b2(b2), .b3(b3), .s0(ALUout[0]), .s1(ALUout[1]), .s2(ALUout[2]), .s3(ALUout[3]), .cout(ALUout[4]));
    3'b001: ALUout = A + B;
    3'b010: ALUout = {A | B, A ^ B};
    3'b011: function3 u0(.a0(a0), .a1(a1), .a2(a2), .a3(a3), .b0(b0), .b1(b1), .b2(b2), .b3(b3), .Out(ALUout)); 
    3'b100: function4 u1(.a0(a0), .a1(a1), .a2(a2), .a3(a3), .b0(b0), .b1(b1), .b2(b2), .b3(b3), .Out(ALUout));
    endcase
end

以下是错误消息：

错误（10170）：Lab3Part3.v（274）附近文本的Verilog HDL语法错误：“plus”;期待“＆lt; =”或“=”。

错误（10170）：Lab3Part3.v（274）附近文本的Verilog HDL语法错误：“;”;期待“：”或“，”。

和其他行相同。

到目前为止，我只是在课堂上学到了一点总是阻止和勉强的案例陈述，请帮忙。任何帮助将不胜感激。

Answer 1

您无法在程序块中实例化模块。将模块实例移动到always块之外，并将模块的输出连接到适当宽度的导线。在always块中，引用电线。

此外，ALUout需要在always块中的所有可能组合中具有已知分配。否则，可以推断出复杂的锁存器。应使用default来处理keys[2:0]值为5,6或7的条件。

reg [7:0] ALUout;
wire [4:0] add_out;
wire [7:0] func3_out, func4_out;
add plus(.a0(a0), .a1(a1), .a2(a2), .a3(a3), .b0(b0), .b1(b1), .b2(b2), .b3(b3), .s0(add_out[0]), .s1(add_out[1]), .s2(add_out[2]), .s3(add_out[3]), .cout(add_out[4]));
function3 u0(.a0(a0), .a1(a1), .a2(a2), .a3(a3), .b0(b0), .b1(b1), .b2(b2), .b3(b3), .Out(func3_out));
function4 u1(.a0(a0), .a1(a1), .a2(a2), .a3(a3), .b0(b0), .b1(b1), .b2(b2), .b3(b3), .Out(func4_out));
always@(*)
    begin
    case(keys[2:0])
    3'b000: ALUout = {3'b0,add_out}; // leading zero padding
    3'b001: ALUout = A + B;
    3'b010: ALUout = {A | B, A ^ B};
    3'b011: ALUout = func3_out;
    3'b100: ALUout = func4_out;
    default: ALUout = 8'b0; // without this like ALUout would be an inferred latch
    endcase
end

Verilog错误：期待一个冒号，并期待一个等号

1 个答案: