verilog中的这个数组语句是什么意思和它的vhdl对应物

Question

我最近尝试编写verilog和vhdl，有些东西让我很困惑

这是示例代码：

output [7:0] O ;

input [7:0] D ;

input A3 , A2 , A1 , A0 ;

reg [7:0] X [15:0];

以下陈述的含义是什么：

1）

X [{A3 , A2 , A1 , A0 }] = D;

2）

assign O = X [{A3 , A2 , A1 , A0 }];

我是否要在vhdl中发表此声明，如何制作？

非常感谢

Answer 1

curly括号表示verilog中的连接。因此输入位被组合成一个字/向量，它用作数组X的索引.4个输入位实际上可以寻址数组x中的所有16个字。输入[3：0] A可能更清楚，这将允许写X [A] = D并指定O = X [A]