VHDL中的参数化元素数组

时间:2016-08-05 09:03:13

标签: arrays range vhdl

在VHDL中,可以通过以下方式创建可参数化范围的数组类型:

type t_array_type is array (natural range <>) of std_logic_vector(7 downto 0)

现在,是否可以创建可参数化元素的数组?即有一个数组类型,在实例化信号的同时,可以定义std_logic_vector的范围?其目的不是为每个std_logic_vector范围声明单独的数组类型。

1 个答案:

答案 0 :(得分:2)

好的,我找到了。将类型声明为:

type t_array_type is array (natural range <>) of std_logic_vector;

然后实例化为:

signal t_array_type(23 downto 0)(7 downto 0);