如何在vhdl中访问数组的一系列元素？

Question

信号b_reg，b_next：std_logic_vector（7 downto 0）; 我想丢弃最后一位并将其与另一个std_logic连接起来。 就像是： b_next＆lt; = rx＆amp; b_reg [7 downto 1]; 如何访问7到1之间的元素？

Answer 1

方括号在VHDL中没有用处。你几乎就在那里：

b_next <= rx & b_reg(7 downto 1);

请注意，此代码会执行转换，但它可能是您想要的。

另外，请不要使用VHD标签，它与VHDL无关。