我应该在设计中使用SystemVerilog 2状态数据类型（不验证）吗？

Question

SystemVerilog有2状态数据类型，我应该在设计中使用它（不验证）吗？

我知道它会提高模拟性能，但它对合成有任何影响吗？

Answer 1

使用2状态不一定能提高模拟性能，除非它可以为您节省大量内存。合成工具并不真正关心2状态与4状态，除非您指定不关心文字或参数，而不关心变量。所以我想说它对性能没有影响。

使用4状态与2状态的真正问题实际上是在模拟中，您需要或想要传播X值以用于错误条件或不关心。