＃10 verilog testbench的真正含义是什么？

时间：2016-07-16 08:30:48

标签： verilog

我是verilog编程的新手。所以我试图探索简单MUX代码的含义。在测试台上，观察到有多个＆＃34; ＃10＆＃34; s。 这条线的目的是什么？

另外请解释将输入定义为＆＃34; reg＆＃34;并输出简单的＆＃34;电线＆＃34;

我已添加快照以供参考。

TB Image 提前谢谢。

Vt的

2 个答案:

答案 0 :(得分：1)

在执行语句之前添加<div ng-controller='TransCtrl'>Inside Transclude Scope : {{name}}</div> 。

10 units of time delay

以上示例在@always(clock.posedge) begin #10 c = a + b end

10 units of delay之后添加了a和b

答案 1 :(得分：0)

  

＃10确定操作前的时间延迟。

＆＃34; REG＆＃34;和＆＃34;电线＆＃34;是数据类型，要知道不同数据类型之间的细节差异，请参考：

  

Verilog HDL：数字设计和综合指南   作者：Samir Palnitkar

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