如何在Qsys中生成SPI内核?

时间:2016-06-20 13:48:35

标签: vhdl verilog fpga qsys

我在qsys中生成SPI主内核时遇到了一些问题。

我打开了一个干净的设计(没有核心),并将SPI核心添加到其中并导出所有信号。

enter image description here

当我尝试生成设计时,它会提供有关丢失文件的错误 - spi_0 我做错了什么?

1 个答案:

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我明白了,它很奇怪。 结果证明Qsys需要一个"时钟源" IP核以生成SPI内核。 enter image description here