标签: vhdl verilog fpga qsys
我在qsys中生成SPI主内核时遇到了一些问题。
我打开了一个干净的设计(没有核心),并将SPI核心添加到其中并导出所有信号。
当我尝试生成设计时,它会提供有关丢失文件的错误 - spi_0 我做错了什么?
答案 0 :(得分:0)
我明白了,它很奇怪。 结果证明Qsys需要一个"时钟源" IP核以生成SPI内核。