Vivado不承认testbench文件的更改

Question

我需要Vivado 2015.4的一些帮助。 VHDL

我在我的项目中添加了一个testbench文件，但它有一些错误。在我修改了这些错误后，但是当我重新运行模拟时，由于之前存在的错误，它并没有起作用。

所以这些变化没有被承认。出于某些原因，我失踪了。

我保存了文件，我也尝试通过在层次结构中向上移动但没有更改来更改编译顺序。我在这里错过了什么？必须在那里设置我没有设置，因为即使重启Vivado也无济于事。

Answer 1

将文件添加到项目时，默认设置为将文件复制到项目文件夹中“ProjectName.sim”文件夹中的位置。这可能发生了，你现在没有编辑Vivado正在使用的这个复制文件吗？

查找Vivado实际使用的文件的简便方法是双击项目层次结构中的该文件。

Answer 2

我不知道它为什么不起作用。

但是一种解决方案是从Manager中删除它并手动再次添加它。

然后运行模拟，它将编译最新版本并运行模拟，如果它没有任何错误。