VHDL函数调用：外部引用仍未解决

Question

在架构中的功能：

architecture rtl of entity1 is

...
function func(data_in:data_5bit) return d_5bit  is
    begin
    ...
    ...
 return ...;
 end;
 ...
end rtl;

我想验证此函数的行为是否符合预期。所以我在SVA文件中写了一个类似的（不精确的）函数。

module verif(...);

...
...
function verif_func(input data_in);
....
return data_out;
endfunction

property property1;
seq1 ##1 seq2
|->
entity1.func(sig1) == verif_func(sig1);
endproperty
endmodule
bind entity1 verif verif_inst(.*);

但我得到一个错误：＆＃34;外部参考功能仍未解决＆＃34;

如何在我的断言文件中添加外部引用？