verilog中的低功耗电路设计，并计算不同输入序列的功率

Question

我想在verilog中实现以下电路。 FA是全加器电路，梯形形状是多路复用器。我不知道如何在电路中添加这个电源门控pmos。 此外，我想在Synopsys Design愿景中综合电路，并在 APP为0和1 时计算功率差异。

任何帮助都是适当的。

由于

Farhana

Answer 1

设计原始电路的两个版本：其中一个版本将假设电源开关打开且FA正在运行。另一个将假设电源开关关闭然后，FA将从电路中丢失。将剩余的设备（例如多路复用器）留在两个电路上并相应地设置APP。

告诉Synopsys不执行任何优化（它会删除多路复用器，因为选择输入固定为某个值，但如果它这样做，多路复用器的当前压缩，虽然可以计算，但不会被考虑在内）。

对两个版本执行功率分析，您将获得功率差异。

您获得的结果必须假设在OFF时通过PMOS器件的漏电流为0