最近几天我正在为我的最终项目编写一些VHDL代码。我已经习惯了具有通用语言的语言，例如，变量，常量，关键字等的字母大小写。但是，在VHDL中，不区分大小写使得语言在你是新手时非常容易编写，但过了一段时间你的代码看起来一团糟！
我的困惑也来自这样一个事实：例如，Volnei Pedroni's "Circuit Design with VHDL"关键字如架构或开始都是以大写字母编写的。另一方面，当Xilinx工具自动生成某些代码时，这些特定关键字是小写的。
实际问题：
这个问题是否存在“良好习惯”或行业惯例？我知道这不重要，但我想知道专业人士如何处理这类问题。