标签: verilog system-verilog elaboration
有没有人知道如何让Systemverilog在精化阶段打印一次我想要的东西?
我知道您可以在精化阶段使用新的$ error()系统调用来打印错误,但我只想在那里打印信息(不是错误)一次。是否可以使用$ info()调用,还是有其他方法?
此外,最好在错误发生之前打印信息。
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module top; $info("I could have tried this before posting"); endmodule