VCS增量细化功能

时间:2014-04-14 07:27:12

标签: system-verilog synopsys-vcs

有谁知道这个功能?我遇到过这个术语,并不确定这与增量编译(下面)不一样

.... 4 modules and 0 UDP read. However, due to incremental compilation, only 1 module needs to be compiled. ....

如果不是这样,是否有任何特殊的开关,或者它是否自动工作?

2 个答案:

答案 0 :(得分:0)

这是分区编译流程。 在详细说明中使用此选项:-partcomp = modautopart 第一次编译需要更长的时间,但后续编译将更快取决于要修改的模块/包。

答案 1 :(得分:0)

增量编译是VCS中的默认模式。 VCS将仅分析自上次详细说明以来发生变化的单元,但在详细说明中,VCS将重新详细说明整个设计。

来自VCS用户指南:

在详细说明中,VCS MX构建设计层次结构。默认情况下,重新编译设计时,VCS MX仅编译自上次详细说明以来已更改的设计单元。这称为渐进式编译。 增量编译功能是VCS MX中的默认功能。它会在以下条件下触发设计单元的重新编译....

分区编译是一种不同的VCS功能,其中VCS预先制定了较小的分区,并且在最后的详细说明阶段,VCS"组合了"较小的预先制作的分区为一个。