Verilog将一位线连接到64位总线

Question

我有一个64位总线，我想＆amp;总线的每一位都带有一位线。最好的方法是什么？我想做类似下面的事情，但它似乎没有按预期工作。

logic [63:0] bus, other_bus;
logic signal;
...
bus = other_bus & signal;

Answer 1

重复signal次64次。请参阅IEEE Std 1800-2012，第11.4.12.1节＆＃34;复制运算符＆＃34;：

bus = other_bus & {64{signal}};

Answer 2

你也可以试试这个： - for (i=0,i<=63;i++) begin:ANDLoop bus[i] = other_bus[i] & signal; end:ANDLoop