如何在VHDL中映射端口？

Question

我想用VHDL构建一个完整的加法器，并从其中一个引脚读取结果。

not a bug, but a feature

鉴于此代码，如何将entity main is port (foo: out std_logic); end entity main; 映射到FPGA上的实际引脚？

以下是我使用的FPGA的详细信息：

• 制造商：Xilinx
• 家庭：Spartan 3e
• 设备：XC3S500E
• 包装：FT256

Answer 1

在Xilinx ISE中，将您的文件添加到项目中;它应该自动设置为顶级实体。在“进程”面板（通常在左下角附近），展开“用户约束”并双击“I / O引脚规划（PlanAhead） - 预合成”。这将打开PlanAhead引脚规划工具。使用此功能，您可以轻松地将端口拖到设备的引脚上。保存在此程序中应创建“约束”（.ucf）文件。您也可以手动编辑此文件。在编译FPGA时，ISE将使用此约束文件。