我有一个UVM测试平台，它使用配置来替换设计深处的VHDL组件。我创建的每个测试都必须使用verilog配置来替换该组件。有没有办法在分层路径中使用变量，这样如果VHDL设计发生变化，我就不必更新每个配置？
答案 0 :(得分：0)
除了用于表示接口实例的分层路径的虚拟接口变量之外，无法使用变量来表示分层路径。
您需要展示一个示例，说明每个测试如何更改VHDL组件，以便更好地了解解决方案;也许你可以使用宏。
答案 1 :(得分：0)
我找到了一个能够做我想做的事情的解决方案。我已经使用宏来定义我想要配置的实例。以下是我所做的一个例子：
`define USE_TB_COMP instance top.u_mod1.u_sub_mod1.u_comp use tb_comp;
config test1_c;
`USE_TB_COMP
endconfig
config test2_c;
`USE_TB_COMP
endconfig
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