VHDL中的条件语句

时间:2016-01-10 19:48:54

标签: vhdl

我想在条件验证时执行两条不同的指令,但是我收到错误。这是我的示例代码{% my_var = "My String" %}

在这个例子中,如果d> 0,我想将值0影响到bool,将-d值影响到d。如何在不在进程内使用if语句的情况下继续。

1 个答案:

答案 0 :(得分:0)

这取决于你想要达到的目标。

  • 如果要使用寄存器缓存dbool,则if内的process构造是合适的。
  • 如果没有,则可以使用when进行并发分配。然后,您需要为传入和传出d提供不同的信号。