在综合期间显示用户定义的VHDL属性

Question

我正在开发一个设计（VHDL-2002），其中用户定义的属性附加到不同的设计单元。属性值可以通过设计层次结构传递 是否有（通用）方法在合成时列出这些属性的值？类似于VHDL的report语句，但要在综合期间进行评估...
我的问题是关于设计分析，代码的变化，例如切换到泛型而不是属性是不受欢迎的 目前Xilinx XST 14.4用于合成，但我对替代品持开放态度 我问，因为XST 报告属性“检测到未知约束/属性custom_attr”，但遗憾的是它不是它的值。